Szczegóły AMD Zen 5 pojawiają się wraz z łatką GCC „Znver5”: nowe instrukcje AVX, większe rurociągi


Nadchodząca rodzina procesorów AMD Ryzena 9000 seria procesorów na platformie AM5 będzie miała pod maską nową krzemową jednostkę SKU — Zen 5. Najnowsza wersja mikroarchitektury AMD x86-64 będzie zawierała kilka interesujących ulepszeń w stosunku do obecnego Zen 4, które zastępuje, ukierunkowanych 10-15% IPC poprawa. Dzięki najnowszemu zestawowi łatek dla GNU Compiler Collection (GCC) mamy zestaw łatek, który proponuje zmiany zachodzące za pomocą „znver5Jednym z najciekawszych dodatków do Zen 5 w stosunku do poprzedniego Zen 4 jest rozszerzenie zestawu instrukcji AVX, głównie nowych instrukcji AVX i AVX-512: AVX-VNNI, MOVDIRI, MOVDIR64B, AVX512VP2INTERSECT i PREFETCHI.

AVX-VNNI to 256-bitowa wersja wektorowa zestawu instrukcji AVX-512 VNNI, która przyspiesza obciążenia związane z wnioskowaniem sieci neuronowej. AVX-VNNI zapewnia ten sam zestaw instrukcji VNNI dla procesorów obsługujących wektory 256-bitowe, ale pozbawionych pełnych możliwości AVX-512 w trybie 512-bitowym. AVX-VNNI skutecznie rozszerza przydatne instrukcje VNNI do przyspieszania AI do wektorów 256-bitowych, dzięki czemu technologia jest bardziej wydajna. Choć ma wąski zakres (brak maskowania op i dodatkowy dostęp do rejestrów wektorowych w porównaniu z AVX-512 VNNI), AVX-VNNI ma kluczowe znaczenie w rozprzestrzenianiu przyspieszeń wnioskowania VNNI na rzeczywiste procesory i aplikacje. Nowa instrukcja AVX-512 VP2INTERSECT pojawia się również w Zen 5, jak wspomniano powyżej, który jest obecny w procesorach Intela od czasów Tiger Lake.

Następnie mamy większy projekt rurociągu. Jednostka całkowita Zen 5 ma sześć jednostek ALU w porównaniu do czterech znajdujących się w Zen 4. Liczba jednostek generowania adresu (AGU) jest również wyższa i wynosi od trzech do czterech. Potoki pamięci zmiennoprzecinkowej są teraz podwojone i każdy z nich jest 256-bitowy, aby obsłużyć 512-bitową pamięć zmiennoprzecinkową w jednym cyklu. Niektóre inne instrukcje, takie jak cmov/setcc i tasowanie zmiennoprzecinkowe, mogą teraz być obsługiwane przez wszystkie jednostki ALU w Zen 5, podczas gdy w Zen 4 były one obsługiwane tylko przez dwie jednostki ALU. Najwyraźniej Zen 5 uArch obsługuje teraz większość operacji AVX-512 w ramach cyklu potokowego z pojedynczą szczeliną, zamiast starego podwójnego pompowania, które dzieliło instrukcje AVX-512 na dwie 256-bitowe w celu przetwarzania w paśmie 256-bitowym. ALU. Na koniec w łatce zauważono, że po raz kolejny nie będzie żadnej różnicy między rdzeniami Zen 5 i Zen 5c pod względem ISA, to samo dotyczy rdzeni Zen 4 i Zen 4c, gdzie te ostatnie zaimplementowały jedynie mniejsze pamięci podręczne.



Source link

Advertisment

Więcej

ZOSTAW ODPOWIEDŹ

Proszę wpisać swój komentarz!
Proszę podać swoje imię tutaj

Advertisment

Podobne

Advertisment

Najnowsze

Apple @ Work: wdrożenie Meraki w T-Mobile uwypukla niewykorzystaną szansę dla Apple

Usługa Apple @ Work jest dostarczana wyłącznie przez firmę Mosyle, jedyna zunifikowana platforma Apple. Mosyle to jedyne rozwiązanie, które integruje w jednej...

Czego można się spodziewać po MWC 2024

Nie szukając żadnych przecieków ani plotek, założę się, że prawdopodobnie mógłbyś naszkicować większość telefonów, o których mówi się, że mają premierę o godz....

MWC 2024: wszystkie telefony, urządzenia do noszenia i gadżety zaprezentowane w Barcelonie

Oferta telefonów Xiaomi ma nowego lidera. The Xiaomi 14 Ultra właśnie pojawił się w Chinach i oferuje szereg imponujących parametrów fotograficznych, w...
Advertisment