40G UCIe IP firmy Synopsys obsługuje zarówno organiczne podłoża, jak i zaawansowane technologie pakowania o wysokiej gęstości, aby dać projektantom elastyczność w eksplorowaniu opcji pakowania, które najlepiej odpowiadają ich potrzebom. Kompletne rozwiązanie Synopsys 40G UCIe IP, obejmujące PHY, kontroler i weryfikację IP, jest kluczowym elementem kompleksowego i skalowalnego rozwiązania multi-die firmy Synopsys do szybkiej heterogenicznej integracji od wczesnej eksploracji architektury do produkcji.
„Heterogeniczna integracja z łącznością typu die-to-die o dużej przepustowości daje nam możliwość dostarczania nowych chipletów pamięci o wydajności potrzebnej do intensywnych danych aplikacji AI” — powiedział Jongwoo Lee, wiceprezes System LSI IP Development Team w Samsung Electronics. „Wykorzystując nowy 40G UCIe IP firmy Synopsys, możemy rozszerzyć naszą współpracę, aby opracować wiodące w branży rozwiązania chipletów dla przyszłych centrów danych o wysokiej wydajności”.
„Wprowadzenie pierwszego w branży kompletnego rozwiązania 40G UCIe IP podkreśla ciągłe inwestycje Synopsys w rozwój innowacji półprzewodnikowych” — powiedział Michael Posner, wiceprezes ds. zarządzania produktami IP w Synopsys. „Nasz aktywny wkład w konsorcjum UCIe pozwolił nam dostarczyć solidne rozwiązanie UCIe, które pomaga naszym klientom pomyślnie rozwijać i optymalizować ich projekty wieloelementowe dla wysokowydajnych systemów obliczeniowych AI”.
Zaawansowane możliwości nowego rozwiązania Synopsys 40G UCIe IP obejmują:
- Uproszczone rozwiązanie ułatwia integrację IP: Funkcja pojedynczego zegara referencyjnego upraszcza architekturę taktowania i optymalizuje moc. W celu ułatwienia użytkowania i integracji IP przyspiesza inicjalizację łącza die-to-die bez konieczności ładowania oprogramowania sprzętowego.
- Silicon Health Monitoring zwiększa niezawodność pakietów Multi-Die: Aby zapewnić niezawodność na poziomie układu scalonego, układu między układami scalonymi i pakietu multi-die, Synopsys 40G UCIe IP oferuje funkcje testowania i zarządzania cyklem życia układu scalonego (SLM). Monitorowanie, testowanie i naprawa IP oraz zintegrowane monitory integralności sygnału umożliwiają diagnostykę i analizę pakietu multi-die od fazy projektowania do eksploatacji w terenie.
- Udana interoperacyjność ekosystemu: W przypadku potrzeb połączeń on-chip najnowszych procesorów CPU i GPU, Synopsys 40G UCIe IP obsługuje najpopularniejsze struktury połączeń on-chip, w tym AXI, CHI chip-to-chip, streaming, PCI Express i CXL. Aby zapewnić udaną interoperacyjność, IP jest zgodne ze standardami UCIe 1.1 i 2.0, które Synopsys pomaga rozwijać i promować jako aktywny członek konsorcjum UCIe.
- Wstępnie zweryfikowany proces referencyjny projektu: połączenie Synopsys UCIe IP i Synopsys 3DIC Compiler, ujednoliconej platformy od eksploracji do zatwierdzenia, jest stosowane w wstępnie zweryfikowanym procesie referencyjnym projektu firmy Synopsys, który obejmuje wszystkie wymagane materiały pomocnicze, takie jak zautomatyzowany przepływ routingu, badania interposerów i analizę integralności sygnału.
- Szeroki zakres rozwiązań IP dla projektów wielomatrycowych: Oprócz rozwiązań UCIe IP i szybkich układów SerDes, firma Synopsys oferuje rozwiązania HBM3 i 3DIO IP, umożliwiające stosowanie pamięci o dużej pojemności i pakowanie 3D.
Dostępność
Rozwiązanie Synopsys 40G UCIe IP będzie dostępne pod koniec 2024 r. dla wielu odlewni i procesów.