Intel, Marvell i Synopsys zaprezentują pamięć nowej generacji PHY IP o przepustowości 224 Gb/s w węzłach FinFET klasy 3 nm

Trwają zajawki z nadchodzącej konferencji IEEE Solid State Circuit Conference, a jej punkty porządku obrad ujawniają interesujące technologie, które zostaną tam zaprezentowane lub zademonstrowane. Intel, Synopsys i Marvell to czołowi dostawcy protokołu IP z interfejsem warstwy fizycznej DRAM (PHY). Różni producenci procesorów, procesorów graficznych i SoC licencjonują PHY i IP kontrolerów pamięci od tych firm, aby zintegrować je z ich projektami. Wszystkie trzy firmy są gotowe na osiągnięcie prędkości ponad 200 Gb/s w zakresie od 2,69 do 3 petadżuli na bit. Koszt energii jest równie ważny jak oferowana szybkość transmisji danych; ponieważ pokazuje wykonalność PHY w konkretnym zastosowaniu (na przykład SoC smartfona musi obsługiwać podsystem pamięci przy znacznie bardziej ograniczonym budżecie energii w porównaniu z procesorem HPC).

Intel jako pierwszy w pakiecie prezentuje nadajnik PHY o przepustowości subpetadżuli/bit 224 Gb/s, obsługujący sygnalizację PAM4 i PAM6 i przeznaczony dla węzłów odlewniczych FinFET klasy 3 nm. Jeśli pamiętacie, Intel 3 będzie ostatnim węzłem FinFET firmy przed przejściem na nanoarkusze z węzłem Intel 20A. W warstwie fizycznej cały sygnał pamięci cyfrowej jest analogowy, a adres IP Intela koncentruje się na aspekcie DAC PHY. Następny w kolejce jest nieco podobny transceiver IP firmy Synopsys. To również zapewnia prędkość 224 Gb/s przy 3 pJ/b, ale przy tłumieniu wtrąceniowym 40 dB; i jest przeznaczony dla węzłów FinFET klasy 3 nm, takich jak rodzina TSMC N3 i Intel 3. Węzeł 3 nm firmy Samsung wykorzystuje niekompatybilną technologię GAAFET w swoim węźle EUV 3 nm. Wreszcie jest Marvell z transceiverem opartym na DSP 212 Gb/s do zastosowań z bezpośrednią detekcją optyczną w węzłach FinFET 5 nm, co jest istotne w przypadku szybkich struktur przełączających sieci.