Nowe funkcje dodane w GDDR7
Zegar
DRAM wykorzystuje pojedynczy zegar zapisu (WCK) do blokowania adresu polecenia i danych, podczas gdy generuje wewnętrzny zegar dzielenia przez 4 o nazwie CK4, który jest używany jako odniesienie dla opóźnień.
Zegar odczytu w GDDR7 ma dodatkową elastyczność i może być skonfigurowany w czterech różnych trybach z rejestru trybów:
- Zawsze działa — zawsze działa i zatrzymuje się tylko w trybach uśpienia
- Wyłącz — zatrzymany
- Start z komendą RCK Start – Odczyt zegara może rozpocząć się po wydaniu komendy RCK Start przed odczytem danych. Następnie można go zatrzymać za pomocą polecenia RCK STOP, a host może uruchomić lub zatrzymać zgodnie z wymaganiami
- Rozpocznij od odczytu — zegar odczytu uruchamia się automatycznie, gdy pamięć DRAM otrzyma polecenie, które wymaga odczytania danych. Można go również zatrzymać komendą RCK STOP.
Dwa ostatnie tryby przyczyniają się do efektywności energetycznej w ramach specyfikacji GDDR7, włączając RCK tylko wtedy, gdy jest to potrzebne.
Kierowanie poleceniami
W przypadku pamięci GDDR6 w danym momencie można wydać tylko jedno polecenie. I odwrotnie, polecenia GDDR7 mogą być wydawane równolegle przy użyciu różnych bitów magistrali Command/Address (CA). Podany przykład pokazuje, że Bank X można odświeżyć za pomocą polecenia Odśwież w CA[2:0]podczas gdy Bank Y można odczytać, wydając polecenie odczytu na CA[4:3] w tym samym czasie.
Sygnalizacja PAM3
GDDR7 wykorzystuje kodowanie sygnału PAM3 w szybkich operacjach dla danych, cyklicznej kontroli redundancji (CRC), sprzężenia zwrotnego ERR i zegara odczytu. W trybie PAM3 256-bitowe dane są kodowane i przesyłane w ciągu 8 cykli zegara zapisu. PAM3 zapewnia znaczną poprawę efektywności energetycznej, SNR i gęstości oka (luki istniejące między przecinającymi się kształtami fal, które przekładają się na poszczególne bity).
Tryb szkolenia danych LFSR
Uczenie danych umożliwia hostowi znalezienie odpowiednich wartości napięcia i taktowania wymaganych do niezawodnego przesyłania danych przez szybkie łącze. W trybie FIFO (First-In-First-Out) host zapisuje dane do FIFO, a następnie odczytuje niestandardowe wzorce. Do ciągłego uczenia GDDR7 wykorzystuje nowy tryb rejestrów przesuwnych z liniowym sprzężeniem zwrotnym (LFSR), w którym losowe dane treningowe są generowane przy użyciu pseudolosowych strumieni bitów. LFSR oferuje również maskowanie linii i oczu, a także liczniki błędów dla każdej linii, które śledzą błędy w nauce pisania.
Cadence GDDR7 VIP obsługuje wszystkie tryby i nowe funkcje określone w specyfikacji JEDEC GDDR7, w tym inteligentny sposób symulacji trzech poziomów PAM3 za pomocą reprezentacji liczb rzeczywistych.
Aby umożliwić symulację interfejsu danych, Cadence VIP zapewnia trzy rozwiązania poprzez magistralę binarną, modelowanie siły lub modelowanie liczb rzeczywistych.
Cadence GDDR7 VIP można zintegrować z różnymi środowiskami, takimi jak Verilog, zwykły system Verilog, SV-UVM i systemC. Posiada kompletny zestaw kontrolerów protokołów i rekonfigurowalnych timerów do sprawdzania zgodności zachowania z protokołem. Obsługuje różne tryby wstrzykiwania błędów w wielu polach transakcji podczas transferu danych macierzowych i szkolenia interfejsu. Jest również zintegrowany z rozwiązaniem do debugowania przebiegów w celu wizualizacji transakcji w przeglądarkach przebiegów w celu szybszego debugowania i ogólnej weryfikacji.
Dzięki dostępności na rynku Cadence GDDR7 VIP, pierwsi użytkownicy mogą natychmiast rozpocząć pracę z najnowszą specyfikacją, zapewniając zgodność ze standardem i osiągając najszybszą ścieżkę do zamknięcia weryfikacji IP i SoC. Więcej informacji na temat rozwiązania Verification IP firmy Cadence można znaleźć na stronie Witryna Cadence VIP.
